在v棟進行 可以停裡面的機車停車場
職缺為Design Verification Engineer (https:/
/careers.mediatek.com/zh-tw/jobs/MTK120190311003)
一開始進公司右邊櫃台帶證件換訪客證 不會接觸到其他人不用擔心
因為在一樓專門面試的地方
記得在家先做完多益與人格測驗
會請你到會議室放好投影片等主管來
開始自我介紹 當然會考一下你的投影片內容
時常大約兩小時左右
整體感受不會給你洗臉會讓你做完
但朋友分享有被發名片 我沒有所以應該涼涼:(
面試問答
Verilog筆試
因為在自己筆電上打 建議先弄好環境
應該沒有硬性規定 但我當時忘記連網路了
最好自己先連好網路vscode會提示打起來減少錯誤機會
考實現費波那契數列 自己設大小 怎麼推 問主管會給提示
leed code題目
Python或C 實現three sum 也是在自己筆電上打
AXI知識
(投影片有放 所以被問)
1. 幾個通道:
write address/data/ response
read address/data
2. handshake
3. outstanding
面試建議
投影片放甚麼基本會問一下 尤其跟這個職缺領域有關的內容
要會基本verilog c python
工時請參考dcard
記得努力回答 加油!!!
