面試問答
1. iclab作業有沒有做到synthesis後實體電路的結果
有
面試官先請我自我介紹，接著詢問 Verilog、FSM、setup/hold time 與時脈域跨越等基礎觀念。之後給我
一題簡單時序電路設計，要求說明架構與可能的 timing issue。最後聊到專案經驗、除錯方式與團隊合作，並簡單介紹職缺內容。
面試問答
1. iclab作業有沒有做到synthesis後實體電路的結果
有
3. 有沒有自己寫過pattern來驗證design過
把怎麼驗的講清楚就好
面試建議
建議先熟悉 Verilog、FSM、時序分析、CDC、低功耗設計等常見題目，並準備一到兩個能清楚說明的專案經驗。面試時不要只背答案，要能畫架構、解釋設計取捨與除錯流程。遇到不會的題目，先說明思路，展現邏輯與學習能力。
