聯發科通訊股份有限公司（解散）

Name: 數位IC設計工程師
Item: 聯發科通訊股份有限公司（解散）
Rating: 5
Author: 匿名

臺南

資訊科技

240

面試心得

3.8 /5

面試評價

29%

錄取率

普通

面試難度

平均月薪

薪水情報

2024.08

面試時間

5 /5

面試評價

無聲卡

面試狀態

普通

面試難度

面試過程

1.首先進行專案及碩...

面試問答

Up Down Counter設計

直接使用Verilo...

1.首先進行專案及碩論的說明，主管會在其中問一些較為深入的問題，大約1小時 2.接著考一題Verilog與邏設相關的白

板題，大約10分鐘 3.介紹工作內容，大約10分鐘 4.給面試者問問題，大約10分鐘會深入地問到加班的問題，要給出一個比較有說服力的解釋

面試問答

Up Down Counter設計

直接使用Verilog實現，不過這題應該是在考邏設，建議複習一下

面試建議

1. 投影片的細節會被問的很清楚，所以如果有不太好說明的地方建議不要放 2. 視訊面試有點難以解釋邏設問題，要稍微練習一下 3. 整體節奏偏快

2022.10

面試時間

3 /5

面試評價

未錄取

面試狀態

普通

面試難度

面試過程

一開始就自我介紹，稍...

面試問答

為何CDC要用gray code?

一次只有一個bit變...

2022.07

面試時間

4 /5

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等待中

面試狀態

普通

面試難度

面試過程

二面是處長，一開始介...

面試問答

碩論應用

正常回覆

2021.08

面試時間

4 /5

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面試難度

面試過程

一開始ppt自我介紹...

面試問答

為什麼參加很多課外活動

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