面試問答
除頻電路用verilog寫出來
本來筆試題目是畫電路...
先進行筆試，題目為電子學元件、C語言累加、除頻電路、個人特質與興趣...等等。
寫完之後會有主管面試，會先問之前HR寄
的基本資料表，之後檢討考卷上的內容，也會從原本的題目提出新的問題要你回答。
不太問論文的東西，被問到之後簡單介紹一下就沒問了。
之後會被介紹工作內容。
主管面試完之後會換HR來面試，一樣問基本資料表的東西跟閒聊。
面試問答
除頻電路用verilog寫出來
本來筆試題目是畫電路，之後補充要你用verilog寫出來。
面試建議
電子元件特性跟電子電路學要看熟一點，會被問到或是筆試題目會有。介紹工作內容的時候要以細聽，因為主管說到一半會抽考剛剛講過的東西。另外提一點覺得有點扯的東西，筆試考卷檢討到C語言寫累加的題目時，for迴圈我寫++i被糾正結果會跟用i++不一樣，我說不會不一樣還不相信。
