在手機SoC平台上，帶領同仁分析及優化遊戲效能，開發優化技術，達到專案目標。 主要工作內容： • 帶領同仁，從遊戲行為分析遊戲性能瓶頸及功耗組成，並透過優化平台軟體調控技術，達到提升Mediatek平台的遊戲體驗的目標 • 帶領同仁，與遊戲工作室合作，透過遊戲行為分析，建議工作室遊戲體驗優化方法 • 帶領同仁，透過軟體調教，達成 Mediatek 及客戶專案遊戲性能功耗的產品目標 具備以下相關工作經驗尤佳： 1. 嵌入式系統的效能、功耗或Thermal溫控分析優化 2. 手機遊戲性能功耗優化或遊戲引擎技術開發優化 職缺需求 • 熟悉計算機結構與作業系統 • 熟悉C語言，或具備遊戲開發經驗 (Unity/Unreal) • 具備效能、功耗或Thermal溫控分析經驗 • 具備Android開發經驗 • 具備Linux kernel軟體開發經驗
- 透過推動跨部門在技術需求、介面定義與交付項目上的一致性，協調先進封裝解決方案的開發（例如 CoWoS、2.5D/3.5D 整合，以及 Chiplet 架構）。 - 主導 SoC Floorplanning 以最佳化 PPA（功耗、效能與晶片面積），並在時序收斂、繞線壅塞、電源域邊界，以及 PDN／熱設計等考量間取得平衡。 - 與封裝團隊合作制定並優化 Ball/Bump 配置（bump/ball map），以滿足 SI/PI、電流承載能力、可製造性與可靠度等需求。 職缺需求 - 電機工程、機械工程或相關領域碩士學位，或具備同等實務經驗。 - 具備 7年以上 IC 設計/整合相關工作經驗 • 包含3年以上封裝設計與SoC Floorplan 最佳化相關經驗 - 具備扎實的 SoC Floorplanning、Ball/Bump 規劃，IO 分布, 以及電源傳遞網路（PDN）規劃之知識與實作經驗。 - 熟悉先進封裝技術，例如 CoWoS、3.5D 整合與 Chiplet 架構。 - 具備領導團隊進行時程規劃、問題追蹤與跨部門協作的實績。 - 具備訊號完整性（SI）與電源完整性（PI）原理的良好理解者尤佳。 - 熟悉 Interposer（矽中介層）方案與／或 EMIB 者尤佳。
- 針對下一代資料中心產品，推動並導入 SoC 層級的先進功耗優化技術；與 RTL、合成與布局團隊協作，完成低功耗功能的架構規劃與導入。 - 於各設計階段（RTL → 閘級 → 佈局後）進行功耗估算與分析，提出可執行的省電建議與改善方向。 - 與 Tier-1 客戶合作制定功耗規格，並提供下一代產品的功耗估算結果與技術說明。 - 支援樣品回片後的功耗量測比對（silicon correlation）與功耗相關問題除錯（sample back / bring-up）。 職缺需求 - 電機工程、電腦工程或相關領域之碩士學位且具備 3 年以上相關工作經驗。 具備先進製程（≤7 nm）SoC 之低功耗方法學實務經驗，例如多電源域（multi-power domain）、DVFS（動態電壓與頻率調整）、AVS（自適應電壓調整）等。 - 具備功耗分析／估算工具使用經驗，並熟悉腳本語言（如 Python）以進行資料分析自動化。 - 熟悉 SoC 端到端設計流程，涵蓋架構設計、RTL 設計、合成、布局到樣品驗證（sample back）。 - 了解電源傳遞網路（PDN）、IR drop 與訊號完整性（SI）者尤佳。 - 具備良好英文溝通能力者尤佳。
1. 業務拓展：接觸美國一級客戶，探討產品需求，分析產業趨勢並建立合作關係。 2. 產品行銷/管理：制定關鍵策略計畫、年度行銷計畫和產品發布計畫。與研發/技術專案管理團隊緊密合作，確保專案設計入選/得標。 3. 關鍵技術售前/對接：針對SoC關鍵特性進行價值導向銷售，了解產品需求，提出解決方案並向內部產品管理團隊回饋，以輔助產品定義。 職缺需求 1. 需持有電機工程、電腦科學或相關工程、商業及相關學科的碩士學位 2. 5年以上半導體產業工作經驗 3. 3年以上應用處理器、多媒體/人工智慧產品行銷經驗者優先 4. 能夠管理多條產品線並制定不同的推廣策略 5. 必須能夠理解並遵守複雜的跨部門流程和政策 6. 英語溝通能力流利，書面表達能力強，並具備優秀的演講能力。
1. 資料中心AI晶片架構設計與RTL實作 2. 資料中心SoC與AI運算平台設計與驗證 3. 系統匯流排與AI週邊設計 4. SoC系統效能分析 職缺需求 1. 熟悉數位IC設計、DFT、MBIST及FPGA模擬流程 2. 具SoC架構、嵌入式處理器(DSP/MCU)及匯流排(ARM bus)系統架構設計經驗者尤佳 3. 具晶片整合經驗者尤佳 4. 具外部記憶體介面設計經驗者尤佳 5. 具系統驗證工作經驗者尤佳 6. 具安全硬體設計經驗者尤佳 7. 具DRAM頻寬優化經驗者尤佳 8. 具類比/數位介面設計經驗者尤佳
1. 優化數位 IC 設計流程與方法 (使用 AI) 2. 執行與管理數位 IC 設計 EDA 相關任務 (2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion (2.b) STA timing analysis 與 fixing (2.c) Netlist level QC，例如 CLP 3. 使用 AI 或 EDA 工具針對 PPA（Performance, Power, Area）進行優化 4. 將依應徵者的年資與專業經驗，提供不同的職級 職缺需求 1. 具備工程相關碩士以上學歷 2. 具備2年以上 SOC digital design 經驗，並主要負責以下其中一項或多項 BE 任務： (2.a) Physical aware synthesis（1年以上） (2.b) STA timing analysis & fixing（1年以上） (2.c) Pre/Post-netlist QC，例如 CLP（1年以上） (2.d) DFT-SCAN、DFT-MBIST insertion 及 pattern generation（1年以上） 3. 具備良好的跨團隊溝通能力 4. 具備以下任一相關經驗者尤佳： (4.a) SOC clock/reset structure and design constraints (4.b) Lower power design & integration flows (4.c) APR physical design implementation flows (4.d) Floor Plan、Package design
我們正在尋找一位技術精湛的客戶專案負責人加入我們的團隊。CPL 需負責與 OEM 客戶溝通協調，管理專案進度，從問題發現到關閉的全流程追蹤，進行風險評估和制定解決計畫，並協調各項資源。本職位要求具備深厚的技術型專案管理能力，特別是在筆記型電腦開發領域。有 Windows on ARM 平台經驗者尤佳，若對穩定性問題的分析與解決有專長則為重要加分項。 職缺需求 具備技術型專案管理經驗，尤其是在筆記型電腦開發專案 具備良好的溝通協調能力，能與 OEM 客戶建立高效合作 能夠完整追蹤專案問題並進行全方位風險管理 擅長跨團隊資源協調 有 Windows on ARM 平台經驗者加分 對穩定性問題分析與排除有專業能力者為強力加分項 具優秀的問題解決能力與細節關注力 能適應快節奏團隊合作環境 良好的英文溝通能力
上刊登職缺 
